Sargantana: la nueva generación de los primeros chips de código abierto diseñados en España. Incorporación de instrucciones y verificación
Fechas: 21 y 22 de mayo de 2026
Horario: 16:00 a 19:30h
Modalidad: 2 tardes presenciales
Precio: gratuito. Financiado al 100% por la Cátedra USC-Televés en Microelectrónica.
¿De qué va el curso?
En este taller práctico vamos a trabajar el desarrollo y la verificación de una instrucción personalizada (custom) en Sargantana, un procesador RISC-V de código abierto de primer nivel desarrollado en el Centro de Supercomputación de Barcelona, en España. Consistirá en desarrollar una descripción del hardware en RTL, su verificación, la integración en el núcleo de Sargantana, la verificación de la integración y la medición de la mejora del rendimiento.
In this hands-on workshop we are going to show the work that goes into the development and verification of a custom instruction in Sargantana, a world class Open Source RISC-V processor developed at the Barcelona
Supercomputer Center in Spain. It will consist on developing a hardware description in RTL, its verification, the integration in the Sargantana core, the verification of the integration, and the measurement of the
improved performance.
¿A quién va dirigido?
Formación dirigida a estudiantes, profesionales y entusiastas del diseño microelectrónico.
Metodología
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- Formato presencial en 2 sesiones intensivas de 16h a 19:30h
- Ejercicios prácticos sobre diseños reales
Inscripción y contacto
Organiza: Cátedra USC-Televés de Microelectrónica
Contacto e inscripciones: catedra.chip.televes@usc.es
PROGRAMA
DOCENTES
Iván Díaz Research Engineer en Barcelona Supercomputing Center
Arnau Bigas Research Engineer en Barcelona Supercomputing Center